Parts | Days | Selection | Search | Downloads | Help
HL: Halbleiterphysik
HL 26: Bauelemente
HL 26.8: Talk
Wednesday, March 29, 2000, 17:45–18:00, H13
Skalierbarer Hochvolttransistor für EEPROMs — •E. Landgraf1,2, F. Hofmann1 und H. von Philipsborn2 — 1Infineon Technologies, Corporate Research, 81730 München — 2Universität Regensburg, Fakultät Physik, 93040 Regensburg
Ein Schreibvorgang bei einem nichtflüchtigen Halbleiterspeicher
mit z.B. „floating gate“-Speicherzellen erfordert Spannungen von
ca. 10 - 20V am Zellenfeld. Als Transfertransistor
wird ein MOSFET, dessen Inversionskanal entlang der äußeren
Begrenzungsflächen eines U-förmigen Grabens im Substrat verläuft,
untersucht. Im Gegensatz zu planaren Transistorgeometrien ist
die vorgeschlagene mit dem Zellenfeld skalierbar, d.h. bei Reduktion
der planaren Abmessungen können Mindestlängen von Kanal und
Driftgebieten, wie sie für den Betrieb bei den oben angegebenen
Spannungen erforderlich sind, beibehalten werden.
Bei den bislang hergestellten n-Kanal-Transistoren wurden durch
Ionenimplantation Source und Drain-, sowie Driftgebiete an der
Waferoberfläche erzeugt. Eine folgende RIE-Grabenätzung
strukturiert Source und Drain. Die Gateformation im Graben erfolgt
durch Aufwachsen von Gateoxid und Füllung mit dotiertem
polykristallinem Silizium als Gateelektrode. Die prozessierten
Transistoren haben minimale Kanallängen von 1µm bei
0.6µm Trenchbreite. Erste Messungen zeigen eine Spannungsfestigkeit dieser
Devices bis zu 16V.